UCIe

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人工智能模型训练对算力需求的增长导致AI数据中心带宽需求的急剧增加。通过传统铜互连来增加总带宽已经面临严峻挑战，功耗、传输距离以及带宽密度的矛盾日益突出

在AI芯片与数据中心系统持续向更高规模演进的过程中，Chiplet已经从“前沿探索”走向“现实选项”。

Sarcina推出了基于 UCIe-A（Advanced）与 UCIe-S（Standard）的 32 GT/s 芯粒互连方案，并在中介层（RDL Interposer）和有机基板两个层面同时实现突破。

先进特殊应用集成电路 (ASIC) 领导厂商创意电子(GUC) 今日宣布成功推出业界首款 Universal Chiplet Interconnect Express™ (UCIe™)物理层芯片，可达到每信道 32 Gbps 的数据速率，已实现 UCIe 规格定义中的最高速度。

UCIe是一种开放的行业架构标准，可在不同chiplet之间提供die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间协议和软件堆栈问题。

世芯电子正式宣布以贡献者（Contributor）会员身份加入UCIe™（Universal Chiplet Interconnect Express™）产业联盟，参与UCIe技术标准的研究，

为不断发展的UCIe开放芯粒生态系统提供芯片到芯片接口性能和可靠性监测的专业知识

芯和半导体近日宣布正式加入UCIe（Universal Chiplet Interconnect Express）产业联盟。

芯和半导体近日宣布正式加入UCIe（Universal Chiplet Interconnect Express）产业联盟。芯和半导体早在去年年底已全球首发了“3DIC先进封装设计分析全流程”EDA平台，是其成为首家加入UCIe联盟的中国本土EDA企业的关键推动力。

中国IP和芯片定制及GPU赋能型领军企业芯动科技宣布率先推出国产自主研发物理层兼容UCIe标准的IP解决方案-Innolink™ Chiplet，这是国内首套跨工艺、跨封装的Chiplet连接解决方案，且已在先进工艺上量产验证成功！

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